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一个10位、50MS/s CMOS折叠流水结构A/D转换器
A 10-bit 50-MS/s CMOS Pipelined Folding A/D Converter
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文摘
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在0.6μm DPDM标准数字CMOS工艺条件下,实现10位折叠流水结构A/D转换器,使用动态匹配技术,消除折叠预放电路的失调效应;提出基于单向隔离模拟开关的分步预处理,有效压缩了电路规模,降低了系统功耗.在5V电源电压下,仿真结果为:当采样频率为50MSPS时,功耗为120mW,输入模拟信号和二进制输出码之间延迟为2.5个时钟周期,芯片面积1.44mm2. |
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其他语种文摘
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A 10-bit 50-MS/s CMOS pipelined folding A/D converter is designed in a 0. 6|im DPDM digital CMOS technology. Dynamic element matching technique is proposed to eliminate the offset of the preamplifier. Based on the single-way analog switch, the sub-range preprocessing greatly compresses the circuit and reduces the power dissipation. Simulation results show the converter consumes 120mW from a 5V supply. The delay between input signal and output code is 2. 5 clocks. The chip oc-cupies 1- 44mm~2. |
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来源
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半导体学报
,2004,25(6):720-725 【核心库】
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关键词
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A/D转换器
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CMOS模拟集成电路
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折叠插值
;
失调
;
动态匹配
;
单向隔离模拟开关
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地址
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中国科学院半导体研究所, 北京, 100083
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语种
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中文 |
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文献类型
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研究性论文 |
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ISSN
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0253-4177 |
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学科
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电子技术、通信技术 |
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基金
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国家863计划
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文献收藏号
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CSCD:1693384
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参考文献 共
10
共1页
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