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Verilog语义的ASM表示方法研究
Research on the Formal Semantics of Verilog Based on ASM

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胡燕翔

文摘	使用抽象状态机模型(ASM)对Verilog的语义进行研究,给出各类赋值语句和延迟/事件控制结构的形式定义.以此为基础与VHDL进行对比,说明各种赋值语句和延迟/事件控制结构向VHDL的转换方法以及二者在转换前后的差异.
其他语种文摘	Verilog's formal semantics using the abstract states machine are studied, and the formal definition of assignment statements and delay/event contiol mechanism is given. Comparing with Borger's definition on VHDL, the key methods on how to translate Verilog description to VHDL are explained. In the end, the simulation differences before and after translation are studied.
来源	计算机工程 ,2006,32(21):1-2 【核心库】
关键词	Verilog语义 ; 抽象状态机 ; 延迟/事件控制
地址	天津大学电子信息工程学院, 天津, 300072
语种	中文
文献类型	研究性论文
ISSN	1000-3428
学科	自动化技术、计算机技术
基金	国防基础科研基金
文献收藏号	CSCD:2536752

参考文献共 6 共1页

	1. Umamageswaran K. Formal Sematics and Proof for Optimizing VHDL Models,1999	CSCD被引 1 次
	2. 李勇坚. Verilog代数语义研究. 软件学报,2003,14(3):317-327	CSCD被引 1 次
	3. Boerger E. A Formal Definition of an Abstract VHDL'93 Simulator by EA-Machine,1995	CSCD被引 1 次
	4. Bowen J P. Animating the Semantics of Verilog Using Prolog. ftp://ftp.iist.unu.erdu/ pub/ techreports/report176.ps.gz	CSCD被引 1 次
	5. Dimitrov J. Operational Semantics for Verilog. The 8th Asia-pacific Soft Engineering Conference,2001	CSCD被引 1 次
	6. Alternative System Concepts Inc. Product Description. http://www.ascinc.com/product/verilog2VHDL,2003	CSCD被引 1 次

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